Laporan Akhir 1 M2

 




1. Jurnal[Kembali]







2. Alat dan Bahan[Kembali]
    a. Jumper
Gambar 1. Jumper

b.Panel DL 2203D 
c.Panel DL 2203C 
d.Panel DL 2203S
Gambar 2. Modul De Lorenzo


e.  IC 74LS112A (JK filp flop)





f.   ic 7474 (D Flip Flop)



g. Switch (SW-SPDT)


j. Power Supply

i. Logicprobe
3. Rangkaian Simulasi[Kembali]






4. Prinsip Kerja Rangkaian[Kembali]

Pada percobaan 1 melihat kondisi JK flip-flop dan D flip flop dalam 7 kondisi input

JK flip-flop

Pada rangkaian JK flip-flop dapat dilihat terdapat RS flip-flop dimana JK flip-flop adalah pengembangan dari RS flip flop. Dimana B0, B1,B2,B3,B4 menuju ke JK flip flop. Dimana B1 menuju ke S dan B0 menuju ke R jika kita lihat pada rangkaian ada bulatan kecil di R dan S itu menandakan bahwa mereka aktif low. Lalu B2 menuju J dan B4 menuju k. Kalau, kondisi pada RS flip-flop aktif maka J dan k akan tidak aktif atau diabaikan kondisinya. Pada B3 akan menuju CLK (clock) dan akan mengakibatkan rise time atau fall time pada rangkaian.

Bisa dilihat pada kondisi 1 kondisi B0(R)=0, B1(S)=1, B2(J)=don't care, B3(CLK)=don't care, B4(K)=don't care. Maka output pada Q dan Q’ adalah Q =0 dan Q’ =1

D flip-flop

Pada rangkaian D flip-flop merupakan bagian dari RS flip-flop . Jika RS flip-flop aktif maka input pada D diabaikan. Pada B0,B1,B5, dan B6 menuju D flip-flop. B0 menuju kaki R lalu B1 menuju kaki S selanjutnya pada B5 menuju kaki D dan B6 menuju clk (clock).

Bisa dilihat pada kondisi 1 dimana  B0(R)=0, B1(S)=1, B5(D)=don't care, dan B6(CLK)=don't care. Maka output yang pada Q dan Q’ adalah  Q=0 dan Q'=1

 


5. Video Rangkaian[Kembali]







6. Analisa[Kembali]

   1.       Analisa apa yang terjadi saat input B3 dan B2 dihubungkan ke CLOCK dan K berlogika 1 digambarkan timing diagramnya ?

Jawab:

Apabila input diatur B2 dan B3 nya ke CLOCK maka didapatkan output Q nya berlogika 0 sehingga output pada Q' nya akan berlogika 1, dan jika input B2, B3, dan B4 diberi logika 1 maka akan terjadi kondisi TOOGLE. Sedangkan saat B3 dan B2 diberi inputan 0 dan K inputan 1 maka tidak akan terjadi perubahan karna CLOCK nya berjenis ACTIVE LOW yaitu apabila inputannya 0 makan outputannya akan berlogika 1.

Timing Diagram :



2.       2.        Analisa apa yang terjadi saat B5 dan B6 dihubungkan ke CLOCK dan gambarkan timing diagramnya !

Jawab :

Pada B5 dan B6  kita menggunakan rangkaian D Flip-flop yang prinsipnya inputan J-K nya di jadikan satu. Saat rangkaian diberikan inputan pada B5 dan B6 yang dihubungkan ke CLOCK, maka outputan Q akan berlogika 1 karna input pada Dakan berlogika 1 atau aktif apabila CLOCK nya juga berlogika 1 dan output Q tidak terjadi perubahan jika CLOCK nya OFF

3Timing Diagram :



7. Link Download[Kembali]
Link Download Rangkaian [Link Disini]
Link Download Video [Link Disini]
Link Download Datasheet IC 74LS112A [Link Dsisni]
Link Download Datasheet IC 7474 [Link Disini]
Link Dowload HTML [Link Disini]


  


Tidak ada komentar:

Posting Komentar

Cover Sisdig

  Bahan Presentasi Untuk Matakuliah Sistem Digital 2023 OLEH: Marsanda Nabilla 2110953014 Dosen Pengampu: Darwison,MT Referensi: a. Anil K. ...