Tugas Pendahuluan 1 Modul 2

 

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian Simulasi

3. Video Simulasi

4. Prinsip Kerja

5. Link Download

1. Kondisi[Kembali]

Percobaaan 1 kondisi 23

Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=0, B1=1, B2=0, B3=clock, B4=0, B5=0, B6=0 led diganti logic probe

    

2. Gambar Rangkaian Simulasi[Kembali]

    Percobaan 1 kondisi 23

• Sebelum di Run

Gambar Rangkaian Sebelum di Run

• Setelah di Run

Gambar Rangkaian Setelah di Run

     

3. Video Simulasi[Kembali]

Percobaan 1 kondisi 23

4. Prinsip Kerja Rangkaian[Kembali]

percobaan 1 kondisi 23

    

  - Pada JK flip-flop

    Pada percobaan 1 kondisi 23  untuk JK flip-flop dimana kaki 1 SPDT terhubung ke Vcc dan kaki 2 SPDT terhubung ke Ground. Dapat terlihat arus mengalir dari Vcc ke B1 dimana berlogika 1 dan diteruskan ke kaki input S  sehingga inputnya berlogika 1. Dapat dilihat pada B2 switchnya berlogika 0 dan diteruskan ke kaki input J sehingga inputnya berlogika 0. Pada B4 switchnya berlogika 0 dan diteruskan ke kaki input K sehingga inputnya berlogika 0. Arus mengalir ke B0 adalah berlogika 1 dan menuju ke kaki R . Pada kaki CLK diberi sinyal clock. CLK memiliki aktif low, dimana akan mengganti hasil output saat berlogika 1 ke 0. 

    Pada Kaki R dan S adalah aktif low yang dimana akan aktif jika  berlogika 0 atau tidak mendapat tegangan. Maka dapat dilihat pada rangkaian, R dan S tidak aktif karna mendapatkan input berlogika 1, maka output yang terbaca pada H7 dan H6 ialah Logika 0 dan logika 1.

  - Pada D flip-flop

  Pada percobaan 1 kondisi 23  untuk D flip-flop  yaitu merupakan rangkaian yang memiliki satu inputan saja, untuk kaki 1 SPDT terhubung ke Vcc dan kaki 2 SPDT terhubung ke ground. Pada arus mengalir dari Vcc ke B1 dimana berlogika 1 dan diteruskan ke kaki input S sehingga inputnya berlogika 1. Arus juga mengalir ke B0 dari Vcc ke B1 dimana berlogika 1 dan diteruskan ke kaki input R sehingga inputnya berlogika 1. pada B5 SPDT berlogika 0 dan diteruskan ke kaki input D sehingga inputnya berlogika 0. Dan yang terakhir kaki CLK(Clock) terhubung ke clock. Kaki R dan S merupakan aktif high yang mana akan aktif bila berlogika 0 atau dihubungkan ke ground. 

Pada kaki R dan S tidak aktif dikarenakan input yang didapat berlogika 1 sehingga output yang terbaca pada H4 dan H3 adalah logika 0 dan logika 1

5. Lik Download[Kembali]

Link Download Rangkaian [Link Disini]

Link Download Video [Link Disini]

Link Download IC 74LS112A [Link Disini]

Link Download IC 7474 [Link Disini]

Link Dowload HTML [Link Disini]